Mentor Graphics HDL Designer Series (HDS) 2021.1破解版下载-CAX服务站

Mentor Graphics HDL Designer 工具套件，为客户带来生产力更高的设计输入、分析与管理功能，包括更强大的联机资料表格，无论设计复杂性如何，都能迅速建立高品质且结构良好的硬件描述语言。HDL Designer Series可协助工程师迅速输入和分析复杂的ASIC、FPGA和系统单芯片设计，让客户新产品于更短时间内上市。

Mentor Graphics公司HDL Designer Series行销总监Valerie Rachko表示，不管设计工程师采用何种硬描述语言设计方法，HDL Designer Series工具套件都为他们提供一套完整作业环境，使他们能轻易完成硬件描述语言设计、分析和管理。实际应用结果证明，包括Interface-Based Design™在内的多项特色让复杂线路描述更简单；为进一步满足工程师的设计需求，新版本还加强了文件记录、显示、除错与设计管理功能。

以界面为基础的IBD设计方法让复杂设计的线路描述更简单为了让线路设计更简单，以界面为基础的Interface-Based Design（IBD™）设计方法会用观看方便的精简表格来显示线路结构，这个表格编辑环境允许设计工程师迅速指定信号线路，然后产生对应的VHDL或Verilog结构描述，使用者甚至能以功能方块图的形式来观看IBD描述资料。

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软件开发公司Mentor Graphics荣幸地宣布推出HDL Designer Series (HDS) 2021.1，这是一个强大的基于HDL的环境，全世界的工程师和工程团队都使用它来分析、创建和管理复杂的FPGA和ASIC设计。

HDL设计师系列2021.1的新内容-日期:2021年1月
v2021.1版本包括以下新特性和增强。
高密度脂蛋白的设计师
– Subversion回滚支持
-支持Xilinx Vivado 2020.2
-支持Intel Quartus Prime 20.1标准版
SystemVerilog硬件描述语言(vhdl)助理
-总体性能和稳定性的改进
-支持Xilinx Vivado 2020.2
注册助理
—IP-XACT寄存器定义中支持多个地址块
外部工具支持
HDL Designer系列工具接口已经用某些外部工具版本进行了测试。有些工具可能不适用于所有平台。

工具停止
不再支持以下版本管理接口:
——ClioSoft SOS
– GNU版本控制系统(RCS)
-微软或Mainsoft Visual SourceSafe (VSS)
Java运行时环境
SystemVerilog-VHDL Assistant和Register Assistant运行在OpenJDK JRE 8u252上。
软件版本2021.1
请参阅v2021.1版本中已经解决的问题和增强功能列表

HDL Designer是一个强大的基于HDL的环境，它提供了新的方法来设计当今最复杂的fpga和asic。HDL Designer被世界各地的工程师和工程团队用来创建，分析和管理这些惊人的设备的设计。

HDL Designer通过自动化许多流程和任务，加快了项目的生产率和可预测性。自动化的规则检查、注册表生成和文档编写，以及强大的文本、表格和图形创建编辑器，节省了大量的工程时间，并将人工引入的错误降至最低。整个项目的工具集成和版本管理有助于保持团队、工具和设计过程的结构化，但通过API来增加现有的设计流程仍然足够灵活。通过这种自动化和项目管理，提高了项目和最终芯片的整体质量，大大降低了项目风险。

通过使用HDL Designer，节约和避免成本可以通过这种自动化立即被识别出来，并将通过更好的设计重用、编码一致性和改进的文档在未来的项目中继续进行。对于安全性和关键任务项目，HDL Designer的设计检查，版本管理，注册生成和文档支持遵守法规法规要求，如DO-254和ISO 26262。

Mentor Graphics公司是西门子的子公司，是全球电子硬件和软件设计解决方案的领导者，为全球最成功的电子、半导体和系统公司提供产品、咨询服务和屡获殊荣的支持。公司总部位于俄勒冈州威尔逊维尔市Boeckman路8005号，邮编97070-7777。

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